Ворота NAND входного сигнала квадрацикла 2 обломоков 74HC00D электронные IC
electronic integrated circuit
,linear integrated circuits
74HC00; 74HCT00
Ворота NAND входного сигнала квадрацикла 2
ОСОБЕННОСТИ
• Исполняет с но. 8-1A JEDEC стандартным
• Предохранение от ESD:
HBM EIA/JESD22-A114-A превышает 2000 v
MM EIA/JESD22-A115-A превышает 200 v
• Определенный от −40 к °C +85 и −40 до +125 °C.
ОПИСАНИЕ
74HC00/74HCT00 высокоскоростные приборы CMOS Si-ворот и штырь совместимый с низкой мощностью Schottky TTL (LSTTL). Они определены в согласии с но. 7A JEDEC стандартным.
74HC00/74HCT00 обеспечивают функцию NAND 2 входных сигналов.
БЫСТРЫЕ СПРАВОЧНЫЕ ДАННЫЕ
GND = 0 V; Tamb = °C 25; tr = tf = 6 ns.
| СИМВОЛ | ПАРАМЕТР | УСЛОВИЯ | ТИПИЧНЫЙ | БЛОК | |
| 74HC00 | 74HCT00 | ||||
| tPHL/tPLH | nA задержки распространения, N.B. к nY | CL = 15 pF; VCC = 5 V | 7 | 10 | ns |
| CI | входная емкость | 3,5 | 3,5 | pF | |
| CPD | емкость диссипации силы в ворота | примечания 1 и 2 | 22 | 22 | pF |
Примечания
1. CPD использован для того чтобы определить динамическую диссипацию силы (PD в µW).
× VCC PD = CPD × fi 2 × n + Σ (× 2 fo × VCC CL) где:
частота fi = входного сигнала в MHz;
частота fo = выхода в MHz;
Емкость нагрузки CL = выхода в pF;
VCC = подача напряжения в вольтах;
Выходы n = общей нагрузки переключая;
Σ (× fo × VCC2 CL) = сумма выходов.
2. Для 74HC00 условие VI = GND до VCC.
Для 74HCT00 условие VI = GND к VCC − 1,5 V.
Конфигурация Pin Fig.1 DIP14, SO14 и (t) SSOP14.
Конфигурация Pin Fig.2 DHVQFN14. Диаграмма логики Fig.3 (одно ворот).
Диаграмма функции Fig.4. Символ логики IEC Fig.5.