MT48LC32M8A2FB-75:D TR Programmable IC Chips Synchronous DRAM 256Mb x4 x8 x16 SDRAM

MT48LC32M8A2 Programmable IC откалывает одновременную DRAM 256Mb x4 x8 x16 SDRAM

Синхронная динамическая память

MT48LC64M4A2 — 16 МБ x 4 x 4 банка

MT48LC32M8A2 — 8 МБ x 8 x 4 банка

MT48LC16M16A2 — 4 Мб x 16 x 4 банка

Функции

• Совместимость с PC100 и PC133

• Полностью синхронный;все сигналы регистрируются по положительному фронту системных часов

• Внутренняя конвейерная работа;адрес столбца может быть изменен каждый такт

• Внутренние банки для сокрытия доступа к строке/предварительной зарядки

• Программируемая длина пакета: 1, 2, 4, 8 или полная страница

• Автоматическая предварительная зарядка, включая одновременную автоматическую предварительную зарядку и режимы автоматического обновления.

• Режим самообновления

• 64 мс, 8192 цикла обновления

• LVTTL-совместимые входы и выходы

• Один источник питания +3,3 В ±0,3 В

Опции Маркировка

• Конфигурации

– 64 Мб x 4 (16 Мб x 4 x 4 банка) 64M4

– 32 Мб x 8 (8 Мб x 8 x 4 банка) 32M8

– 16 МБ x 16 (4 МБ x 16 x 4 банка) 16M16

• Записать рекавери (^тWR)

–^тWR = «2 CLK»¹А2

• Пластиковая упаковка – OCPL²

– 54-контактный TSOP II OCPL²(400 млн) тенге

(стандарт)

– 54-контактный TSOP II OCPL2 (400 мил) P

без свинца

– 60-шариковый FBGA (x4, x8) (8мм x 16мм) FB

– 60-шариковый FBGA (x4, x8) бессвинцовый BB

(8 мм х 16 мм)

– 54-шариковый VFBGA (x16) (8мм x 14 мм) FG

– 54-шариковый VFBGA (x16) бессвинцовый BG

(8 мм х 14 мм)

• Время (время цикла)

– 6,0 нс при CL = 3 (только x8, x16) -6A

– 7,5 нс при CL = 3 (PC133) -75

– 7,5 нс при CL = 2 (PC133) -7E

• Самообновление

– Стандартный

– Низкая мощность Л³

• Диапазон рабочих температур

– Коммерческий (от 0°C до +70°C) Нет

– Промышленные (от –40°C до +85°C) ИТ

• Версия дизайна: D

Примечания: 1. См. техническое примечание Micron: TN-48-05.

2. Смещенная от центра линия разъема.

3. Свяжитесь с Micron, чтобы узнать о наличии.

Общее описание

256 Мб SDRAM представляет собой высокоскоростную динамическую оперативную память CMOS, содержащую 268 435 456 бит.Он внутренне сконфигурирован как DRAM с четырьмя банками и синхронным интерфейсом (все сигналы регистрируются на положительном фронте тактового сигнала, CLK).Каждый из 67 108 864-битных банков x4 организован как 8 192 строки по 2 048 столбцов по 4 бита.Каждый из 67 108 864-битных банков x8 организован как 8 192 строки по 1024 столбца по 8 бит.Каждый из 67 108 864-битных банков x16 организован как 8 192 строки по 512 столбцов по 16 бит.

Доступы для чтения и записи к SDRAM ориентированы на пакетную обработку;доступы начинаются с выбранного места и продолжаются в течение запрограммированного количества мест в запрограммированной последовательности.Доступ начинается с регистрации команды ACTIVE, за которой следует команда READ или WRITE.Биты адреса, зарегистрированные одновременно с командой ACTIVE, используются для выбора банка и строки, к которым осуществляется доступ (BA0, BA1 выбирают банк, A0–A12 выбирают строку).Биты адреса, зарегистрированные одновременно с командой READ или WRITE, используются для выбора местоположения начального столбца для пакетного доступа.

SDRAM обеспечивает программируемую длину пакета чтения или записи (BL) из 1, 2, 4 или 8 ячеек или полной страницы с опцией завершения пакета.Может быть включена функция автоматической предварительной зарядки для обеспечения самосинхронной предварительной зарядки строки, которая инициируется в конце последовательности пакетов.

256 Мб SDRAM использует внутреннюю конвейерную архитектуру для достижения высокой скорости работы.Эта архитектура совместима с правилом 2n архитектуры предварительной выборки, но также позволяет изменять адрес столбца в каждом тактовом цикле для обеспечения высокоскоростного полностью произвольного доступа.Предварительная зарядка одного банка при доступе к одному из трех других банков скроет циклы PRECHARGE и обеспечит бесперебойную, высокоскоростную операцию с произвольным доступом.

256 Мб SDRAM предназначена для работы в системах с памятью 3,3 В.Предусмотрен режим автоматического обновления, а также энергосберегающий режим отключения питания.Все входы и выходы совместимы с LVTTL.

SDRAM обеспечивает существенное улучшение рабочих характеристик DRAM, в том числе возможность синхронной пакетной передачи данных с высокой скоростью передачи данных с автоматической генерацией адресов столбцов, возможность чередования внутренних банков для сокрытия времени предварительной зарядки, а также возможность случайного изменения адресов столбцов в каждом из них. тактовый цикл во время пакетного доступа.

Функциональная блок-схема 64 Мб x 4 SDRAM

Функциональная блок-схема 32 Мб x 8 SDRAM

Функциональная блок-схема SDRAM 16 Мб x 16